英伟达透露GraceCPU超级芯片设计台积电4N工艺上的14

　　Nvidia将在HotChips34上面分享了更多细节。
　　Nvidia在下周的HotChips34演示之前宣布了有关其GraceHopper超级芯片的更多细节，显示这些芯片是在4纳米工艺上制造的。Nvidia还分享了更多关于架构和数据结构的信息，以及更多的性能和效率基准。Nvidia还没有在HotChips上正式发表演讲我们将在会议结束后补充更细致的细节但今天分享的信息让我们大致了解了Grace芯片和服务器将在2023年上半年投放市场的情况。
　　在这里提个醒，Nvidia的GraceCPU是该公司第一款专为数据中心设计的纯CPUARM芯片，在一个主板上包含两个芯片，总共144个内核，而GraceHopperSuperchip结合了HopperGPU和GraceCPU同一个板。
　　在最重要的披露中，Nvidia终于正式确认GraceCPU使用TSMC4N工艺。台积电在其5nm节点家族下列出了N44nm工艺，将其描述为5nm节点的增强版。Nvidia使用这个节点的特殊变体，称为4N，专门针对其GPU和CPU进行了优化。
　　图片来源于英伟达
　　随着摩尔定律的减弱，这些类型的专用节点变得越来越普遍，每个新节点缩小晶体管变得更加困难和昂贵。为了启用像Nvidia的4N这样的定制工艺节点，芯片设计师和代工厂通过使用设计技术协同优化（DTCO）为其特定产品调入定制的功率、性能和面积（PPA）特性，携手合作。
　　Nvidia此前曾透露，其GraceCPU使用的是现成的ARMNeoverse内核，但该公司仍未具体说明使用的是哪一个版本。然而，Nvidia透露Grace使用Armv9核心并支持SVE2，NeoverseN2平台是Arm第一个支持Armv9和SVE2等扩展的IP。N2Perseus平台采用5nm设计（记住，N4是台积电5nm系列产品之一），支持PCIeGen5。0、DDR5、HBM3、CCIX2。0和CXL2。0。Perseus的设计是优化的每功率性能（瓦特）和每面积性能。Arm公司表示，其下一代核心Poseidon要到2024年才会上市，考虑到Grace2023年初的发布日期，这些核心不太可能上市。
　　NvidiaGraceHopperCPU架构
　　Nvidia的新NvidiaScalableCoherencyFabric（SCF）是一种网状互连，看起来非常类似于与ArmNeoverse内核一起使用的标准CMN700相干网状网络。
　　NvidiaSCF在各种Grace芯片单元（如CPU内核、内存和IO）之间提供3。2TBs的分段带宽，更不用说NVLinkC2C接口将芯片连接到主板上的其他单元，无论是另一个GraceCPU还是HopperGPU。
　　图片来源于英伟达
　　该网格支持72个内核，每个CPU有117MB的总L3缓存。Nvidia表示，上面专辑中的第一个框图是用于说明目的的可能拓扑，其对齐方式与第二张图并不完全一致。
　　此图显示了具有八个SCF缓存分区（SCC）的芯片，这些分区似乎是L3缓存片（我们将在演示文稿中了解更多详细信息）以及八个CPU单元（这些似乎是内核集群）。SCC和内核以两个为一组连接到缓存交换节点（CSN），然后CSN驻留在SCF网状结构上，以在CPU内核和内存之间提供与芯片其余部分的接口。SCF还通过CoherentNVLink支持多达四个插槽的一致性。
　　图片来源于英伟达
　　Nvidia还分享了这个图表，显示每个GraceCPU支持多达68个PCIe通道和多达4个PCIe5。0x16连接。每个x16连接支持高达128GBs的双向吞吐量（x16链接可以分成两个x8链接）。我们还看到16个双通道LPDDR5X内存控制器（MC）。
　　然而，这张图和第一张图不同它显示了L3缓存作为连接到四核CPU集群的两个连续块，这比前一张图更有意义，芯片中总共有72个核。但是，我们没有看到单独的SCF分区或第一个图中的CSN节点，这会造成一些混淆。我们将在演示和必要的更新过程中弄清楚这一点。
　　然而，这张图与第一张图不同它将L3缓存显示为连接到四核CPU集群的两个连续块，这比之前的图更有意义，芯片中总共有72个内核。但是，我们没有从第一张图中看到单独的SCF分区或CSN节点，这造成了一些混乱。我们将在演示过程中解决这个问题，并在必要时进行更新。
　　Nvidia告诉我们，ScalableCoherencyFabric（SCF）是其专有设计，但Arm允许其合作伙伴通过调整核心数量、缓存大小和使用不同类型的内存（如DDR5和HBM）来定制CMN700网格，以及选择各种接口，如PCIe5。0、CXL和CCIX。这意味着NVIDIA有可能将高度定制的CMN700实施用于芯片上结构。